[笔记]1080P中LVDS由2组转4组

1080P中FHD@60HZ功能实现：输入2组LVDS，输出4组LVDS，其对应的频率由74.25MHZ变成37.125MHZ。在进行合并处理时，需要注意跨时钟问题。

一个系统中的所有时钟最好都是通过PLL去产生，不要以为分频就可以得到，其实FPGA最怕的就是多时钟问题，如果没处理好就麻烦了，问题也很难解决。

可以用外部PLL产生LVDS中RX和TX所需的所有时钟。