pcb中输出产生的emi最高频率是由信号的上升时间和下降时间决定的，与信号本身频率无关，公式F=0.35/tr 其中tr是上升时间。例如一个信号的频率为50mhz，其上升时间是1ns，那么根据公式可以知道由这个信号产生的emi最高频率是350mhz。如果上升时间变为500ps，那么emi最高频率就变为700mhz。
电磁干扰要想发挥作用，需要有三个要素：电磁干扰源，耦合路径和接收器。
当从电源到地之间的电流icc发生突变后因为电源线的电阻和电感的作用，会产生先下降后上升的vcc波形，而vg会产生最后一个波形。
传输线的特征阻抗，又称为特性阻抗，是我们在进行高速电路设计的时候经常会提到的一个概念。但是很多人对这个概念并不理解，有时还会错误的理解为直流阻抗。弄明白这个概念对我们更好的进行高速电路设计很有必要。高速电路的很多设计规则都和特征阻抗有关。
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要理解特征阻抗的概念，我们先要弄清楚什么是传输线。简单的说，传输线就是能够传输信号的连接线。电源线，视频线，USB连接线，PCB板上的走线，都可以称为传输线。如果传输线上传输的信号是低频信号，假设是1KHz，那么信号的波长就是300公里(假设信号速度为光速)，即使传输线的长度有1米长，相对于信号来说还是很短的，对信号来说传输线可以看成短路，传输线对信号的影响是很小的。但是对于高速信号来说，假设信号频率提高到300MHz，信号波长就减小到1米，这时候1米的传输线和信号的波长已经完全可以比较，在传输线上就会存在波动效应，在传输线上的不同点上的电压电流就会不同。在这种情况下，我们就不能忽略传输线对信号造成的影响。传输线相对信号来说就是一段长线，我们要用长线传输里的理论来解决问题。
特征阻抗就属于长线传输中的一个概念。信号在传输线中传输的过程中，在信号到达的一个点，传输线和参考平面之间会形成电场，由于电场的存在，会产生一个瞬间的小电流，这个小电流在传输线中的每一点都存在。同时信号也存在一定的电压，这样在信号传输过程中，传输线的每一点就会等效成一个电阻，这个电阻就是我们提到的传输线的特征阻抗。这里一定要区分一个概念，就是特征阻抗是对于交流信号(或者说高频信号)来说的，对于直流信号，传输线有一个直流阻抗，这个值可能会远小于传输线的特征阻抗。一旦传输线的特性确定了(线宽，与参考平面的距离等特性)，那么传输线的特征阻抗就确定了.此处省略一万字的公式推导过程，直接给出PCB走线的特征阻抗计算公式：
其中L是单位长度传输线的固有电感，C是单位长度传输线的固有电容。肯定有人会问，什么是单位长度?是1cm，1mm，还是1mil?其实这里的单位长度是多少并不重要。单位越小精度越高，学过微积分对这个概念应该就更清楚了。通过这个简单的计算公式我们能看出来，要改变传输线的特征阻抗就要改变单位长度传输线的固有电感和电容。这样我们就能更好的理解影响传输线特征阻抗的几个因素：
a. 线宽与特征阻抗成反比。增加线宽相当于增大电容，也就减小了特征阻抗，反之亦然
b. 介电常数与特征阻抗成反比。同样提高介电常数相当于增大电容
c. 传输线到参考平面的距离与特征阻抗成正比。增加传输线与参考平面的距离相当于减小了电容，这样也就减小了特征阻抗，反之亦然
d. 传输线的长度与特征阻抗没有关系。通过公式可以看出来L和C都是单位长度传输线的参数，与传输线的长度并没有关系
e. 线径与特征阻抗成反比。由于高频信号的趋肤效应，影响较其他因素小
下面简单说说我们经常听到的传输线特征阻抗是75欧姆和50欧姆。为什么是这两个值，而不是其他值呢?这两个数值是人们在工程实践中选择的。就同轴电缆来说，内外导体直径比为1.65时导线具有最大的功率传输能力，这个时候对应的阻抗大约为30欧姆。但是阻抗过低引起的信号衰减比较大，考虑到电缆的衰减因素，在阻抗为77欧姆的时候衰减系数最小，所以在工程上为了方便计算，就取特征阻抗的计算值为75欧姆，能达到比较好的衰减系数减少信号衰减。如果取功率传输能力和衰减系数做折中考虑的话，就得到了50欧姆，这也是在工程上方便计算的取值。也就是说无论是75欧姆还是50欧姆都是人为规定的，考虑各方面因素的一个折中选择。
在实际的PCB设计中，计算特征阻抗有很多种方法。大部分EDA设计工具都会自带特征阻抗计算工具。另外，推荐一款Polar SI9000，这个小软件能很方便的进行传输线特征阻抗的计算，包括单端走线和差分走线等等，计算精度较高，很多PCB制板厂都会用这个工具进行特征阻抗的计算。
在源端与终端阻抗不匹配的情况下，源端低阻抗低，终端阻抗高，那么信号就会出现振铃现象，如何避免？
一个例子
在高速数字电路系统中，传输线上阻抗不匹配会造成信号反射，并出现过冲、下冲和振铃等信号畸变，而当传输线的时延TD大于信号上升时间RT的20％时，反射的影响就不能忽视了，不然将带来信号完整性问题。减小反射的方法为；根据传输线的特性阻抗在其驱动端串联电阻使源阻抗与传输线阻抗匹配，或者在接收端并联电阻使负载阻抗与传输线阻抗匹配，从而使源反射系数或者负载反射系数为零。
常用的端接方式为：串联端接、简单的并联端接、戴维宁端接、RC网络端接和二极管端接等，如图所示。下面将分别对这几种端接方式进行分析。
图 几种典型端接方式
（1）串联端接
如图（b）所示，串联端接是指在尽量靠近源端的位置串联一个电阻RS以匹配信号源的阻抗，使源端反射系数为零，从而抑制从负载反射回来的信号再从源端反射回负载端。PS加上驱动源的输出阻抗ZS应等于传输线阻抗Zo，即
RS＝ZO-Zs
串联电阻的值通常选择在15～75Ω，较多的选择为33Ω。
串联端接的优点在于；
· 每条线只需要一个端接电阻，无须直流电源相连接，因此不消耗过多的电能；
· 当驱动高容性负载时可提供限流作用，这种限流作用可以帮助减小地弹噪声。
其缺点在于：
· 由于串联电阻的分压作用，在走线路径中间，电压仅是源电压的一半，所以不能驱动分布式负载；
· 由于在信号通路上串联了电阻，增加了RC时间常数，从而减缓了负载端信号的上升时间，因而不适合于高频信号通路（如高速时钟等）。需要注意的是，该串联电阻必须尽可能地靠近源驱动器的输出端，并且最好不要在PCB上使用过孔，因为过孔存在电容和电感。
（2）并联端接
并联端接也称DC并联端接，这种方式通过在接收器的输入端（即布线网络的末端）连接一个终端电阻Pp（Ap＝Zo）下拉到地或者上拉到直流电源来实现匹配，反射在负载端消除，如图（c）所示。这种端接方式的优点在于设计简单、易行，缺点是消耗直流功率，在要求低功耗的便携式设备中无法使用。此外，这种上拉到电源可以提高驱动器的驱动能力，但会抬高信号的低电平；而下拉到地能提高电流的吸收能力，但会拉低信号的高电平。
（3）戴维宁端接
戴维宁端接即分压器型端接，如图（d）所示，它采用上拉电阻Rpl和下拉电阻Rp；构成端接电阻，通过Rp1和Rp2吸收反射。戴维宁终端等效阻抗为
此阻抗须等于传输线特性阻抗Zo以达到最佳匹配。
端接电阻Rpl和Rp2阻值的选取应重点考虑避免设置不合适的负载电压参考电平，该电平用于高、低逻辑变换点。Rp1／Rp2比值决定逻辑高和低驱动电流的相对比例。Rp1=Rp2时，对高、低逻辑的驱动要求相同；Rpl＜Rp2时，逻辑低对电流的要求比逻辑高大；Rp1＞Rp2时，逻辑高对电流的要求比逻辑低大。
戴维宁端接的优点是：
· 在整个网络上可与分布负载一起使用；
·可完全吸收发送的波而消除反射；
· 当无信号驱动线路时，设置线路电压；
· 特别适用于总线使用。
它的缺点是：
从电源Vcc到地总有一个直流电流存在，导致匹配电阻中有直流功耗，减小了噪声容限，除非驱动器可提供大的电流。
戴维宁端接方式非常适合高速背板设计、长传输线，以及大负载的应用场合，通过两并联电阻将负载的电压级保持在最优的开关点附近，则驱动器可以用较小的功率来驱动总线。
（4）RC网络端接
RC网络端接又称交流负载端接，使用串联RC网络作为端接阻抗可消除网络末端反射，如图（c）所示。端接电阻Rp要等于传输线阻抗Zo，电容Cp的选择应保证RC网络的时间常数应大于传播延时的两倍，即“RpCp＞2TD”，通常使用0.1μF的多层陶瓷电容。对于具体设计，通过仿真来确定容值。
交流端接的好处在于电容阻隔了直流通路而不会产生额外的直流功耗，同时允许高频能量通过而起到了低通滤波器的作用，缺点是RC网络的时间常数会降低信号的速率。此外，附加电阻和电容占用板子空间，并增加成本。
（5）二极管端接
如图（f）所示为二极管端接方式，将一个二极管串接在传输线末端和电源Vcc之间，另一个二极管串接在传输线末端和地之间。通常使用肖特基二极管，因为肖特基二极管具有低的导通电压。
与其他端接方式不同的是，二极管终端不是试图匹配传输线的特性阻抗以消除反射。当接收端电压过冲时，二极管开始工作以稳定电压。虽然它可以预防过冲，但存在两个缺点：反射仍然存在于系统之中；对高速信号的反映较慢。为了获得这种技术的优点，可以配合前面的几种方法一起使用。
地弹的形成：
简单的构造如上图的一个小“场景”，芯片A为输出芯片，芯片B为接收芯片，输出端和输入端很近。输出芯片内部的CMOS等输入单元简单的等效为一个 单刀双掷开关，RH和RL分别为高电平输出阻抗和低电平输出阻抗，均设为20欧。GNDA为芯片A内部的地。GNDPCB为芯片外PCB地平面。由于芯片 内部的地要通过芯片内的引线和管脚才能接到GNDPCB，所以就会引入一个小电感LG，假设这个值为1nH。CR为接收端管脚电容，这个值取6pF。这个 信号的频率取200MHz。虽然这个LG和CR都是很小的值，不过，通过后面的计算我们可以看到它们对信号的影响。
先假设A芯片只有一个输出脚，现在Q输出高电平，接收端的CR上积累电荷。当Q输出变为低电平的时候。CR、RL、LG形成一个放电回路。自谐振周 期约为490ps，频率为2GHz，Q值约为0.0065。
我们看到实际上由于RL的作用，接收端下冲只到71mV。
前 面我们只分析了一个输出变化引起内部地弹的情况。当出现一组数据线同时由高电平翻转为低电平时（假设为10根），则等效模型为RL为2欧，CR为 60pF。电感两端波形如下图所示：（芯片内部地最低到－1.69V，信号端下冲也达到－1.48V）
芯 片加工过程中会采用各用工艺尽可能的缩小LG的值，并且通过增加地引线的方式减小LG的值（等效为并联）。比如一片1000脚左右的BGA封装芯片。有一 组输出总线宽度为72bit，而芯片引出地引脚为200根。那么这个电路可以等效为下面的形式：
芯 片内部地的波形如下图所示：（下冲只有320mV）
可 以看到，一方面通过增加地引线数目，地弹现象得到了很大的改善；另一方面，72根数据线同时翻转的几率也很低，所以地弹得到了很有效的控制。然而，不是所 有的芯片都能提供足够多的地，除了BGA封装，其它封装地引线还是比较少的。如果一个芯片有18个输出，只有4个地引脚。那么RL变为1.25欧，CR为 96pF，LG为0.25nH，芯片地上的地弹情况就会比起初假设的情况更糟了。可以看到下冲已经到了－1.23V。
地弹的影响：
看到了上面地弹分析和相关波形，我们第一感觉总会认为地弹最大的危害是给输出信号增加了下 冲。其实不然，地弹最大的危害其实在于对输入的影响――会形成二次触发。下面结合图分析一下二次触发是怎么形成的。
再构造一个简单模型。在前面的模型基础上给芯片A加入了一个输入端――构造一个触发时钟的上 升沿。模拟场景为：在9.8ns的时候这个上升沿产生，上升时间大概为660ps。在10ns的时候时钟信号达到高电平并触发了所有输出由高电平翻转为低 电平。
真实情况下，时钟输入端的6pF电容（管脚电容）下边应该接到芯片地的，但那样波形会比较复 杂（不是一个单调的上升沿），为获得一个单调的上升沿，以更直观的说明问题，暂把电容模型直接并在时钟输入与PCB的地之间。
可以看到下面的波形情况：
而 对芯片来说，接收端的信号是相对内部地的。也就是说对于芯片A来说，它认为输入时钟是信号与内部地的差。即芯片理解的波形是下面的样子：
可以看到芯片内会认为时钟上有一个回沟，从而造成触发器的二次触发。如果是一个计数器时钟输 入的话一个上升沿就会被计为两个上升沿；如果是锁存器的话，就会重新锁存一下数据，这里需要注意，这个回沟会叠加到每一个输入信号端。也就是说二次触发时 锁存到的数据可能是错误的数据！
这里仿真的回沟幅度比较大，主要是一次触发后的那个下降沿（对应电感两端的上升沿）。如果情 况真的如我们上面看到的波形一样，那芯片怎么还能正常工作呢？？下面来解释一下：
这 时，内部认为输入信号电平低然是两者之差：
怎么会这样？回沟完全没有了！？只是在10ns后出现了一个小台阶…下面我们分析一下原因 ^_^
小台阶的出现是因为芯片B的输入端积累的正电荷反灌了回来，而又不能马上通过电感（电感的电 流不能瞬间变化），于是在电感两端产生了一个与输出电压相等的电势。而在9.8ns的时候由于时钟信号的高电平，已经有电流通过输入端小电容，然后又通过 电感了。于是电感中已经允许有电流通过，在10ns的时候电流再回灌的话就可以通过电感了，（这个时候前边时钟输入端的小电容基本不过电容了，所以看到前 一个波形里时钟会有两个跳变）于是回沟就看不到了（但并不是没有了，图上看不到回沟主要是因为10ns的时候时钟信号在中心电平附近，还和很多条件相关， 比如：把输入时钟端的电容设为4pF的话，就又有了一个小回沟，就不细说了，要不今天就甭吃晚饭了^_^）。
下面再做一点很小的修改（在时钟信号线或芯片管脚与PCB的地之间有一个小电容 1.5pF）：
呵 呵，是不是有想吐的感觉？它又出来了…
地弹的测量：
地弹要测量芯片内部的地电平变化，总不能割开芯片去测吧？确实是没有办法直接测到，不过，对 CPLD或FPGA可以大致的测量内部地弹情况的。可以把某一个管脚设为低电平输出。大多芯片内部地与输出低电平之间的压差是基本不变的。测量这个低电平 输出的电压波形就能反应出内部地弹情况了。示波器带宽要够啊！对测试技巧要求也比较高^_^
地弹的规避：
通过上面的分析，我们了解了地弹的机理，可以采取一些措施来规避（暂时只能想到这些了）：
1、 设计CPLD或FPGA等逻辑器件的时候尽可能不要同时对大量的输出进行翻转。
2、 输出不要带太多负载。
3、 加始端串阻匹配。相当于增大了开始建的模型里的RL。
4、 终端并联匹配也能起到很好的效果。（电流可以不单走电感了）
5、 对芯片前边的输入也不容忽视，可以看到例中1.5pF小电容的作用^_^（一个 小过孔焊盘与地之间的电容也近0.3pF呢。）
芯片制造商也可以：
1、 引比较多的地线，减小LG。
2、 改进制造工艺，减小LG。（几乎是到头了…）
3、 芯片内部将输入和输出地分开，这样输出引起的地弹就不会影响到输入端了。也就避 免了二次触发。
4、 采用差分结构。差分结构里也有电感，但是对差分结构进行分析的话，不难发现电感 中的电流在0和1的逻辑状态是方向和大小都不变的。不会有电平翻转后电荷不能通过电感的现象。
和地弹机理相同，还有电源弹射呢^_^机理相同，就不再重复了。
传输线的概念
个人理解：高速电路与低速电路考虑的不同之处在于：引入传输线的概念，也就是说，同一网络上的两点之间要用特征阻抗和时延模型去考虑，而非看成同一个点，并且高速电路会考虑返回路径，信号路径与返回路径之间的作用，各个元器件在高速信号下的等效模型与低速电路也有很大不同，比如电容就需要考虑esr和esl。
