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关于verilog中小数直接赋值
verilog中小数直接赋值的话小数会近似成1,如0.1,0.6,0.9赋值的话就会变成1,5.1,5.9也都会变成6.并且quartus默认小数是64位。
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原文地址:https://www.cnblogs.com/lianjiehere/p/3968271.html
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