实验8 #第8章 Verilog有限状态机设计-3 #Verilog #Quartus #modelsim

3. 状态机A/D采样控制电路

3.1 目标：用状态机控制ADC0809实现数据采集。

3.2 ADC0809简介

      （1）ADC0809是8位A/D转换器，片内有8路模拟开关，可控制8个 模拟量中 的1个进入转换器中。完成一次转换的时间约100us。含锁存控制的8个

               多路开关，输出有三态缓冲器控制，单5V供电。ADC0809的外部引脚，工作时序图详见其数据手册。start是转换启动信号，高电平有效。ale是

               地址锁存信号。eoc是转换状态信号，约100us，上跳沿表示转换结束。oe是输出使能。

       （2）ADC0809更详细的说明可参阅数据手册和数字电路基础里的模数转换部分，比如，康华光版数电书里有讲解逐次逼近的转换原理，用天平称重

               选砝码的过程来类比对分法，高位为1，先跟1/2的vref比较，然后再更加或减一半的一半比较，循环下去，8位就比较8次，得到一组8位的数字编码

               对应当前输入的模拟量的最接近的值。也用到了极限的思想。这样，模拟量的输入就转换成数字量的输出了。

3.3  这个实验要实现的就是用Verilog HDL来设计一个状态机控制逻辑，控制ADC0809的时序，完成一个数据采集的功能。

       （1）设计思想：研究ADC的功能描述和引脚说明，时序图，把时序分成几个状态；然后把adc的输入信号和输出信号颠倒，作为控制逻辑的输入和输出。

       （2）ADC0809采样控制电路的Verilog 代码：

// adc0809 control circuit
//2020-11-3 
// by YongFengXie
module adc0809(
                input clk,   
                input [7:0] d,   //adc0809 output 
                input clr,
                input eoc,
                output reg ale,
                output reg start,
                output reg oe,
                output adda,   // LSB of the 3 input signal chanel
                output lock0,      // data lock signal
                output [7:0] q);   // output data
reg lock;
parameter s0='d0,s1='d1,s2='d2,s3='d3,s4='d4;
reg [2:0] current_state,next_state;
reg [7:0] rel;

assign adda = 0;
assign lock0=lock;
assign q=rel;

always @(posedge clk or posedge clr)
begin
  if(clr)
    current_state <= s0;
  else
    current_state <= next_state;
end

always @(posedge lock)
begin
  rel <= d;
end

always @(current_state,eoc)
begin
  case(current_state)
    s0:begin
         ale<=1'b0;
         start<=1'b0;
         lock<=1'b0;
         oe<=1'b0;
         next_state<=s1;
       end
    s1:begin
         ale<=1'b1;
         start<=1'b1;
         lock<=1'b0;
         oe<=1'b0;
         next_state<=s2;
       end
    s2:begin
         ale<=1'b0;
         start<=1'b0;
         lock<=1'b0;
         oe<=1'b0;
         if(eoc)
           next_state<=s3;
         else
           next_state<=s2;
       end
    s3:begin
         ale<=1'b0;
         start<=1'b0;
         lock<=1'b0;
         oe<=1'b1;
         next_state<=s4;
       end
    s4:begin
         ale<=1'b0;
         start<=1'b0;
         lock<=1'b1;
         oe<=1'b1;
         next_state<=s0;
       end
    default:next_state<=s0;
  endcase
end

endmodule

 

adc0809测试代码：

// adc0809 control circuit testbench
//2020-11-3 
// by YongFengXie
`timescale 1us/1us
module adc0809_tb;

                reg clk;   
                reg [7:0] d;   //adc0809 output 
                reg clr;
                reg eoc;
                wire ale;
                wire start;
                wire  oe;
                wire adda;   // LSB of the 3 input signal chanel
                wire lock0;      // data lock signal
                wire [7:0] q; 

adc0809 ub(clk,d,clr,eoc,ale,start,oe,adda,lock0,q);

initial begin
          clk=1'b0;
          clr=1'b1;
          d=8'b1011_1010;
          eoc=1'b1;
          #20 clr=1'b0;
          #100 eoc=1'b0;
          #150 eoc=1'b1;
          #10 d=8'b0001_0010;
          #500 $stop;
        end

always #5 clk=~clk;

endmodule 

仿真结果：