模块调用
今天使用Markdown编辑器进行编写，方便之处在于：
-调用网址方便
-可以纯文字制作表格
Markdown使用手册
参考资料
调用步骤
1.先写主程序，并在file里右键点击主程序选择top：
module all_adder(a,b,Ci,c,Co);
input a,b,Ci;
output c,Co;
wire C1,C2;
assign Co=C1|C2;
half_adder half_adder0(.a(a), .b(b), .c(A0), .Co(C1));
half_adder half_adder1(.a(A0), .b(Ci), .c(c), .Co(C2));
endmodule
2.New新建Verilog HDL文档，写次程序：
module half_adder(a,b,c,Co);
input a,b;
output c,Co;
assign c=a^b;
assign Co=a*b;
endmodule
3.编译便可。
逻辑表格
|a|b|Ci|C|Co|
|0|0|0|0|0
|||||
|||||
|||||
|||||
|||||
|||||
|||||