1. 设计的工程在Compile Design的时候出现以下的错误，百思不得姐
Error (10170): Verilog HDL syntax error at div_5.v(24) near text ã
Error (10170): Verilog HDL syntax error at div_5.v(24) near text "ã"; expecting "end"
Error (10170): Verilog HDL syntax error at div_5.v(24) near text
Error (10170): Verilog HDL syntax error at div_5.v(29) near text ã
Error (10170): Verilog HDL syntax error at div_5.v(29) near text "ã"; expecting "end"
2. 看下出现错误的地方，完全看不出来有啥问题，后来把代码的空格和回车换行的地方删除，重新添加了一下，不报错了。所以猜测是空格或者回车韩航地方有问题。
3. 使用Quartus自带的工具，显示缩格和显示空格，发现在提示错误的地方没有空格和缩格，估计是因为拷贝的代码，所以有点问题。
4. 虽然表面看起来是空格和回车换行，但是实际上不是，所以我们手动修改下这些地方，重新编译即可。