test_sine正弦函数发生部分(三角波,锯齿波,方波方法相同)任意函数波形发生器之一

 这个程序用过很多次，但都是vhdl的，没有见到verilog的版本，所以我就把它转过来了，想了很久，今天花了半天的时间，实际上还是有很多问题都没有搞清楚。先把程序贴上来，verilog和vhdl的，便于做比较。

verilog：

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 1 module test_sine
 2 (
 3 //input 
 4 en,
 5 clk,
 6 //output 
 7 q
 8 );
 9 
 input clk;
 input en;
 output [7:0] q;
 reg [5:0] count;
 // reg [7:0] q1;
 
 
 sine u0 (
 .clock(clk),
 .q(q),
 .address(count)
 );
 
 
 always @(posedge clk)
 begin
 if(!en) 
 begin 
 count <= 0; 
 end 
 else 
 begin
 if (count == 6'b111111)
 begin 
 count <= 0;
 end
 else
 count = count+1; 
 end 
 end
 endmodule

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VHDL：

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 1 library ieee;
 2 use ieee.std_logic_unsigned.all ;
 3 use ieee.std_logic_1164.all ;
 4 
 5 
 6 entity sine is 
 7 port (clk : in std_logic ;
 8 dout : out std_logic_vector (7 downto 0));
 9 end ;
 
 
 
 architecture dacc of sine is
 component data_rom
 port ( address : in std_logic_vector (5 downto 0);
 inclock : in std_logic ; 
 q: out std_logic_vector (7 downto 0));
 end component ;
 
 
 
 signal q1 : std_logic_vector (5 downto 0);
 begin 
 process(clk)
 begin
 if clk'event and clk = '1' then
 q1 <= q1+1 ;
 end if;
 end process;
 
 
 u1 : data_rom port map(address => q1, q => dout , inclock => clk);
 end ;
 

这样一比较就很容易看出问题 ，在verilog里面就没有很明显的写出q输出的语句。我今天就是卡在了这里，而对比vhdl，
u1 : data_rom port map(address => q1, q => dout , inclock => clk);
这一句话就说的很明显。而在verilog中，
sine u0 (
.clock(clk),
.q(q),
.address(count)
);

在这里将U0例化，而在后面的count的累加中。就直接可以得到了，就是所输出的Q。

上面的这些就是我的理解。可能不是很全面。欢迎大家指正，共同讨论。