2时序逻辑电路移位寄存器

2.3.1 自动右移寄存器

　　信号由s_in进入8位寄存器最高位，寄存器最低位由s_out输出，代码如下

module free_run_shift
(
    input clk,
    input rst_n,
    input s_in,
    output s_out
);

reg [7:0] r_reg;//现态寄存器
wire [7:0] r_next;//次态寄存器

always @(posedge clk or negedge rst_n)//时钟上升沿将次态寄存器值赋给现态寄存器，更新数据
    if(!rst_n)
        r_reg<=0;
    else r_reg<=r_next;

assign r_next={s_in,r_reg[7:1]};
assign s_out=r_reg[0]; 

endmodule 

2.3.2通用移位寄存器

可以并入并出，串入并出，并入串出。ctrl=11时，次态寄存器r_next得到输入值Q。 ctrl=00时，次态值等于现态值，不变。ctrl=01时，次态值左移移位，最低位填充D[0]。ctrl=11时，次态值右移移位，最高位填充D[N]。

module free_run_shift
#(parameter N=8)
(
    input clk,
    input rst_n,
    input [1:0] ctrl,
    input [N-1:0] D,
    output [N-1:0] Q
);

reg [N-1:0] r_reg;
reg [N-1:0] r_next;

always @(posedge clk or negedge rst_n)
    if(!rst_n)
        r_reg<=0;
    else r_reg<=r_next;

always @(*)
    case(ctrl)
        2'b00:r_next=r_reg;
        2'b01:r_next={r_reg[N-2:0],Q[0]};
        2'b10:r_next={Q[N-1],r_reg[N-1:1]};
        2'b11:r_next=D;
        default:;
    endcase

assign Q=r_reg;

endmodule