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区块


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引用

引用嵌套1

引用嵌套2

待办


- [ ] 未完成
- [x] 已完成
  • [ ] 未完成
  • [x] 已完成

表格


| 左    | 居中     | 右    |
| :-----| :------:| -----:|
| 单元格 |  单元格  | 单元格 |
| 单元格 |  单元格  | 单元格 |
居中
单元格 单元格 单元格
单元格 单元格 单元格

代码


  • 行代码:左右各一个 `

  • 块代码:上下各一个```

  • 指定语言的代码:```Verilog

//指定语言为Verilog
always @(posedge clk) begin
  a <= b;
end

转义


  1. 参考文献 ↩︎

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作者:咸鱼FPGA
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原文地址:https://www.cnblogs.com/xianyufpga/p/14992524.html