DC时序分析与内部嵌入的时序分析仪（STA）
一：编译及编译后步骤
1: 第一次综合
compile_ultra | -no_boundary | -no_autoungroup | -scan | -timing | -retime
2: 查看时序
report_constraint -all_violation
report_timing
3: 若第二步时序检查有violation，则可进行group_path增添路径，优化多条路径，改进时序约束等等。
group_path -critical -weight ......
4：再次编译
complile_ultra......
5: 若violation还有，继续修改，若violation改进不了，则返回rtl代码阶段，修改代码。
二：report_timing
1：check_timing与report_timing区别
check_timing:检查路径是否都有约束，约束是否完整，在综合之前检查；
report_timing:检查时序有没有问题，在综合之后检查。
2：时序报告的查看
下面主要介绍时序报告的检测，毕竟timing is everything。关于时序报告的查看，前面也讲得很清楚了，这里再来具体讲述一下。
Design Compiler中，常用report_timing命令来报告设计的时序是否满足目标（Check_timing:检查约束是不是完整的，在综合之前查看，要注意不要与这个混淆）。
时间报告有四个主要部分：
·第一部分是路径信息部分，如下所示：
主要报告了工作条件，使用的工艺库，时序路径的起点和终点，路径所属的时钟组，报告的信息是作建立或保持的检查，以及所用的线负载模型。
·第二部分是路径延迟部分，
这个路径延迟部分是DC计算得到的实际延迟信息；命令执行后，对于下图中的路径，得到的一些路径信息，有了单元名称（point），通过该单元的延时（Incr）,经过这个单元后路径的总延时等信息：
上图的解释：
路径的起点是上一级D触发器的的时钟端。
input external delay:(由于上一级D触发器的翻转(路径的起点也就这里)、芯片外部组合逻辑而经历的)输入延时约束（set_input_delay），也就是数据到达芯片的数据输入管脚的延时建模,这个延时是1ns;”r”表示上升延时，”f”表示下降延时
clock network delay(idle):时钟信号从芯片的端口到内部第一个寄存器的延时是0.5ns；
Data1(in):芯片输入端口到芯片内部真正数据输入端之间的线延时，是0.04ns。（可以认为是管脚的延时）
U2/y : 这里，前面0.12表示u2这个器件的翻转/传输延时，意思是从这个器件的数据输入端（包括连线），到输出端y的延时是0.12ns。后面的1.66的意思是从路径起点到u2的y输出的延时是1.66ns.
...
最后u4/D：这里就是终点了，D触发器的数据输入端；当然终点也可能是芯片的输出端口。
报告中，小数点后默认的位数是二，如果要增加有效数(字)，在用report_timing命令时，加上命令选项“-significant_digits"。报告中，Inc:是连线延迟和其后面的单元延迟相加的结果。如要分别报告连线延迟和单元延迟，在使用report_timing命令时，加上命令选项"-input_pins"。
report_timing -max_paths 2 ;#可指定一个组的两条路径
report_timing -nworst 3 -max_paths 2 ;#report一个组内的两条最差路径
·第三部分是路径要求部分，如下图所示：
这个路径要求部分是我们约束所要求的部分；值-0. 06从库中查出，其绝对值是寄存器的建立时间。值2.17为时间周期加上延时减去时钟偏斜值再减寄存器的建立时间(假设本例中的时钟周期是2 ns)。
·第四部分是时间总结部分，如下图所示：
DC得到实际数据到达的时间和我们要求的时间后，进行比较。数据要求2.17ns前到达（也就是数据延时要求不得大于2.17ns），DC经过计算得到实际到达时间是2.15ns，因此时序满足要求，也就是met，而不是时序违规（violation）。时间冗余(Timing margin)，又称slack，如果为正数或‘0'，表示满足时间目标。如果为负数，表示没有满足时间目标。这时，设计违反了约束(constraint violation)。
3：timing_report的选项与debug
在进行静态时序分析时，report_timing是常用的一个命令，该命令有很多选项，如下所示（具体可以通过man进行查看）：
我们可用report_timing的结果来查看设计的时序是否收敛，即设计能否满足时序的要求。我们也可以用其结果来诊断设计中的时序问题，对于下面的报告，
外部的输入延迟为22 ns，对于时钟周期为30 ns的设计，显然是太大了。设计中，关键路径通过6个缓冲器，需要考虑这些缓冲器是否真的需要；OR单元的延迟为10.72ns，似乎有问题。关键路径通过四个层次划分模块，从模块u_proc，经模块u_proc/u_dcl，经模块u_proc/u_ctl，到模块u_int。前面我们说过，DC在对整个电路做综合时，必须保留每个模块的端口。因此，逻辑综合不能穿越模块边界，相邻模块的组合逻辑并不能合并。这4个层次划分模块使得DC不能充分使用组合电路的优化算法对电路进行时序优化，是否考虑需要进行模块的重新划分。
三：查看violations
report_constraint -all_violation
1: 规则
查看是否有timing违规：hold time violation在后端可优化，所以可忽略；set time violation需要解决。
查看DRC是否有违规：一定要解决掉。
查看area是否有违规：有时可忽略。
2： 例子：
当然有时候并不是真正的设计违规，有可能是约束设计过紧，有可能是设计的输入延时太紧导致violation，比如前面那个实战中，综合得到的结果是可以满足要求的，但是由于约束不当而导致DC爆出违规。
四：查看分组优化结果：
主要是查看路径分组之后，路径的时序情况是什么样的，如下所示：
五：DC内部集成STA工具（static timing analyse）
计算每条路径实际延时信息，与期望延时（约束延时）做比较，看是否有violation