台积电5nm光刻技术
在IEEE IEDM会议上，台积电发表了一篇论文，概述了其5nm工艺的初步成果。对于目前使用N7或N7P工艺的客户来说，下一步将会采用此工艺，因为这两种工艺共享了一些设计规则。新的5nm制程使用了台积电的第五代FinFET技术，在7纳米基础上提供一个完整的工艺节点，并使用EUV极紫外光刻技术扩展到10多个光刻层，与7纳米相比减少了生产总步骤。
关键数字
如果只是来了解关键数字的，那答案就在这里。台积电表示，5nm EUV工艺使得晶体管密度增加到大致1.84倍，能效提升15%，功耗减少30%。目前的测试芯片（包括256 Mb的SRAM和一些逻辑单元），平均良率80%，峰值良率达到90%以上，不过这些芯片相对简单，如果放到复杂的移动芯片上，良率要低得多。该技术2020年上半年量产，基于5nm的芯片在2020年下半年面世。
台积电的7nm工艺在使用高密度库时，每平方毫米可生产近1亿个晶体管，约为9627万个，这意味着5nm应该是每平方毫米1.7714 亿个晶体管左右。
详解良率
作为风险试产的一部分，代工厂会生产大量的测试芯片，以验证其新工艺可以达到预期。对于5nm制程，台积电披露了两种测试芯片：一种基于SRAM，另一种结合了SRAM、逻辑单元和IO单元。
对于SRAM测试芯片，台积电展示，同时具有高电流（HC）和高密度（HD） SRAM单元，单元面积分别为25000 nm2和21000 nm2。台积电正积极推广其HD SRAM单元，号称其面积是有史以来最小的。
对于第二种组合测试芯片，台积电表示该芯片由30%的SRAM、60%的逻辑(CPU/GPU)和10%的IO组成。在这个芯片中SRAM大小为256Mb，这意味着可以计算出其面积。在21000 nm2的情况下，一个256 Mb SRAM的die面积为5.376 mm2。台积电表示，这个芯片不包括自我修复电路，不需要添加额外的晶体管来实现这一功能。如果SRAM占整个芯片的30%，那么整个芯片面积在17.92 mm2左右。
对于该芯片，台积电公布的平均良率约为80%，单晶圆峰值良率超过90%。了解了良率和芯片面积之后，可以使用一个计算器来推断缺陷率。为了简单起见，假设芯片是正方形的，可以通过调整缺陷率使之等于80%的良率。使用计算器，一个300mm晶圆可以生产3252颗面积为17.92 mm2的芯片。80%的良率意味着每个晶圆有2602个完好芯片，相当于每平方厘米有1.271个缺陷。
一个17.92 mm2的芯片并不能代表现代高性能芯片。新工艺上的第一个芯片通常是移动处理器，特别是高性能的移动处理器，可以分摊新工艺的高额成本。近年来，这些芯片的尺寸越来越大（主要是为了支持调制解调器），如在7nm EUV上构建的麒麟990 5G面积超过100 mm2，接近110 mm2。至于AMD的Zen 2芯片，由于采用非EUV的工艺，反而更适合迁移到5nm EUV，然而这种迁移要到后面才会出现，并将使用高性能的非密集的库。
在这种情况下，让以100 mm2的移动处理器芯片为例，同样，假设芯片为正方形，每平方厘米1.271的缺陷率对应32.0%的良率。这对于处于风险试产阶段的工艺来说结果是非常好的。100 mm2芯片的良率达到32.0%，对于一些想要抢占先机的早期用户来说已经足够了。
（如果将此缺陷率对应到尺寸为10.35×7.37mm的Zen 2芯片，这相当于41.0%的良量。）
台积电测试芯片：CPU和GPU频率
当然，一个测试芯片的良量可能意味着任何事情。一个成功的芯片可能只是“启动”，而缺陷率并没有考虑到这个工艺下的功耗和频率。作为公布的一部分，台积电还提供了测试芯片的电压-频率对应关系图。
对于CPU，在0.7 V下通过测试的频率为1.5 GHz，在1.2 V下可以达到3.25 GHz；对于GPU，在0.65 V下通过测试的频率为0.66 GHz，在1.2 V下可以达到1.43 GHz。
可能会说这些并不是特别有用：CPU和GPU的设计是非常不同的，一个深度集成的GPU可能因为设计不同在相同的电压下只能运行于更低的频率。不幸的是，台积电没有透露使用什么作为CPU/GPU的测试用例，这通常取决于工艺节点的领头合作伙伴是谁。
IO范例：PAM4
未来芯片的关键能力之一是支持多种通信技术，在测试芯片中，台积电还包括一个收发器，用于支持高速的PAM-4。
已经在其它工艺中看到了112 Gb/s的收发器，在这里台积电能够以0.76 pJ/bit的能效实现112 Gb/s。进一步推动带宽，台积电能够在眼图的容许公差内得到130 Gb/s，但此时能效为0.96 pJ/bit。对于任何基于PAM-4的技术（如PCIe 6.0）来说都是一个好兆头。
使用EUV：减少掩模数量
TSMC的大量工艺都基于193nm的ArF浸没式光刻技术，在越来越复杂的工艺上掩模数量一直在膨胀：28 nm制程有30-40道掩膜，14nm/10nm制程有70多道掩膜，有报道称一些前沿工艺技术已经超过100道掩膜。在这次发布中，台积电表示将在超过10层的设计中广泛使用EUV，这将首次减少新工艺节点的掩模数量。
EUV的优点是能够用一个EUV步骤替换四到五个标准的非EUV掩膜步骤。而另一方面，单个EUV机器（每道掩膜每小时175片晶圆）的吞吐率比非EUV机器（每道掩膜每小时300片晶圆）低得多，但是EUV的速度应该乘以4-5才能得到相比较的吞吐率。有人说，台积电广泛使用EUV将大幅减少掩模数量，可是最终，掩模数量只是一个小小的下降。
如果假设16FFC工艺大约有60道掩膜，那么10FF工艺大约为80-85道掩膜，7FF则是90-95道掩膜。有了5FF和EUV，这个数字又回到了75-80，而没有EUV，这个数字可能是110+。最近的报道称，ASML在2019年的订单发货上落后了，计划在2020年再生产25-27台，而需求量至少为50台。
5nm下的晶体管类型
IEDM的论文中描述了七种可供客户使用的晶体管，包括高端的eVT和低端的SVT-LL，这里有一系列的选项，可以根据漏电和所需的性能来使用。
三种主要类型是uLVT、LVT和SVT，都是低漏电(LL)的衍生体；eLVT位于曲线顶部，从uLVT到eLVT的跳跃幅度还是比较大的。
设计-技术协同优化(DTCO)的效果
在今年的IEDM上，DTCO的使用非常明显。总之，DTCO本质上是芯片设计基础上工艺优化的一个分支。很容易设计整体芯片，然后把它实现在硅片上，为了获得最佳PPA(性能/功耗/面积)，需要优化考虑使用的工艺节点。这种协同优化的效果可能是非常显著的：另一个工艺节点对应PPA的提升不可小觑，同时还意味着需要时间去实现。
DTCO的一个缺点是，当应用给定的工艺或设计时，意味着未来任何工艺节点的第一代在技术上都比上一代的整体最佳版本差，或者充其量是等价的，但是要昂贵得多。因此，为了更好地改进以前的工艺技术，至少需要对新节点应用新一代DTCO，这样会延长新节点的推出时间。
英特尔、台积电，还有在某种程度上三星，都对特定产品的每个新工艺(以及每个工艺变体)应用某种形式的DTCO。至少对台积电而言，某些公司可能受益于某些DTCO改进的专有权，以帮助这些公司获得额外的性能增益。这意味着如果一个新的工艺节点没有附带DTCO，就不值得发布，因为没有人会想要它。
值得庆幸的是，TSMC在IEDM的5nm论文中直接提到了DTCO的主题。5nm测试芯片采用了DTCO，而不是强制采用设计规则，设计规则的可伸缩性使得芯片面积减少了40%。因此总面积为17.92 mm2的测试芯片，本来面积应该为25.1 mm2，良率为73%，而不是80%。听起来效果并不显著，与此同时，DTCO的应用使得密度增加1.84倍，速度提升超过15%，同时功耗减少30%。