jchdl

 https://mp.weixin.qq.com/s/5mcYAllizuxyr3QSNrotrw

 

全加器是能够计算低位进位的二进制加法电路。与半加器相比,全加器不只考虑本位计算结果是否有进位,也考虑上一位对本位的进位,可以把多个一位全加器级联后做成多位全加器.

 

参考链接

https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/operator/arithmetic/FullAdder.java

 

1. 填充构造方法，添加输入输出线

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PS. 这里使用Wire.array()方法一次收集多根线。

 

2. 实现logic()方法，完成连线

 

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3. 创建main执行验证

 

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运行结果：

 

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4. 生成Verilog代码

 

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生成代码如下：

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