奇偶校验位产生器

1、如果数据位中包含偶数个1 校验位(P)就会置1，如果数据位中包含奇数个1，校验位(P)就会置0。数据位中1的个数加上校验位(P)总为奇数，这就是奇校验。

例：

0010_0001, P = 1  ===>Reslut=1_0010_0001,在Reslut中所有“1”加起为奇数

0000_0001, P = 0  ===>Reslut=0_0000_0001,在Reslut中所有“1”加起为奇数

2、如果数据位中包含偶数个1 校验位(P)就会置0，如果数据位中包含奇数个1，校验位(P)就会置1。数据位中1的个数加上校验位(P)总为偶数，这就是偶校验。

例：

0010_0001, P = 0  ===>Reslut=0_0010_0001,在Reslut中所有“1”加起为偶数

0000_0001, P = 1  ===>Reslut=1_0000_0001,在Reslut中所有“1”加起为偶数

3、如何求一组数据中的奇偶校验位（P）？

例偶校验：

(1)、a[3:0] = 0001;

a[0]与a[1]异或得1,1在与a[2]异或得1,1在与a[3]异或得1，那么P=1; 即P = a[0]^a[1]^a[2]^[3];Verilog 中可以这样写，p=^a;  why？

(2)、b[3:0] = 0101;
b[0]与b[1]异或得1,1在与b[2]异或得0,0在与b[3]异或得0，那么P=0;同理p=^b;

好奇怪啊，书上说异或属于双目运算符，p=^a，那a跟谁异或呢？

摘自一位网友的解释“与、或、非以及异或等既可以作为位运算符，也可以作为一元约减运算符。作为位运算符时，除了“非”以外都是双目运算符，需要两个操作数；作为一元约减运算符时是单目运算符，即将操作数的第一位与第二位运算，得到结果与第三位运算……依次类推，最后得到一位运算结果”。

代码实现：

parity.v

module parity(
                //input
                input_bus,
                
                //output
                even_numbits,
                odd_numbits
             );
input [7:0] input_bus;
output even_numbits;
output odd_numbits;   

assign odd_numbits = ^input_bus;
assign even_numbits = ~odd_numbits;

endmodule

parity_top.v

`timescale 1ns/10ps
module parity_top;
reg [7:0] input_bus;
wire even_numbits,odd_numbits;

initial
begin
    input_bus = 8'hzz;
    #100;
    input_bus = 8'b0000_0000;
    #100;
    input_bus = 8'b0000_0001;
    #100;
    input_bus = 8'b0001_0001;
    #100;
    input_bus = 8'b1001_1101;
    #100;
    input_bus = 8'b1111_1111;
    #100;
end
parity    parity_inst(
                    //input
                    .input_bus(input_bus),
                
                    //output
                    .even_numbits(even_numbits),
                    .odd_numbits(odd_numbits)
                    );
endmodule

仿真结果：

其实在PS2鼠标实验有用到奇偶校验产生，但当时理解的不对，现在可以理解了。

既然上面说异或、与、或都可以作为单目运算符，那继续验证与吧。

带进位的加法器中:

module add(out,cin,cout);
input [7:0] out;
input cin;  //进位
output cout; //产生进位

assign cout = &out &cin; 
//只有当out[7:0]的所有各位都为1，
//并且进位cin也为1时才能产生进位cout

endmodule

激励文件：

`timescale 1ns/10ps
module add_top;
reg [7:0] out;
reg cin;
wire cout;

initial
begin
    out = 8'hzz;
    cin = 1'b0;
    #100;
    out = 8'b0000_0001;
    cin = 1'b1;
    #100;
    out = 8'b1111_1111;
    cin = 1'b1;
    #100;
    out = 8'b1111_1111;
    cin = 1'b0;
    #100;
end
add add_inst(
            .out(out),
            .cin(cin),
            .cout(cout)
            );
endmodule

仿真波形：