当verilog赋值左右不对等时，数据默认都是放在低位的，而没有指定的高位默认置为0。
比如：
wr_op_list<=1'b1;
write_buffer[63:63-7-8] <= {8'h99}; //对应[63:63-7]则为0
---------------------------------
reg [7:0] SR1V = 'b0;
这种语法只对应与仿真，以及上电后的初始默认值，软件复位时必需明确指定每个寄存器变量的初始值否则状态可能会
保留上一次的数值。
当verilog赋值左右不对等时，数据默认都是放在低位的，而没有指定的高位默认置为0。
比如：
wr_op_list<=1'b1;
write_buffer[63:63-7-8] <= {8'h99}; //对应[63:63-7]则为0
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reg [7:0] SR1V = 'b0;
这种语法只对应与仿真，以及上电后的初始默认值，软件复位时必需明确指定每个寄存器变量的初始值否则状态可能会
保留上一次的数值。