verilog时序优化

引入pipeline 流水线操作是优化时序的一种方法。

竞争冒险：

1、任何寄存器的反转都是有时间的，纯组合逻辑必然导致毛刺的产生，组合逻辑的结果中间寄存器作为同步可优化逻辑。

参考：

FPGA设计高级技巧Xilinx篇