analyze&elaborate

analyze&elaborate

  1. 用法

    analyze -format verilog {TOP.v module_A.v module_B.v}
elaborate TOP

    image.png

  2. analyze

    • 读取source code(verilog/vhdl)

    • 检查语法

    • HDL转化为二进制文件

    • 设定define_design_lib，将文件放到子文件

  3. elaborate

    • 读取二进制文件，生成gtech文件
    • 设定current_design
    • link and auto-load specified design
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原文地址：https://www.cnblogs.com/movit/p/14827926.html