FPGA片外存储器之DDR2控制器2

              这次的主要内容是仿真。

          我相信看我文章的人,都是第一次接手这一块,手上也都是别人做好的开发板。这种情况下,如果你用ip直接生成的例子去仿真如果没有成功的话。大概有这么几个原因;

1,仿真库,没有加全。这里的仿真库,需要的很多。仔细看手册,你会发现还需要tcl原语。

2,添加的文件不对,是不是把black也添加进去了。

3,仿真时间不够长。

我用的是quartus的modelsim。关于独立调用modelsim仿真的情况,我做了很多的实验,第一个tcl原语这里,没有结果,无论是quartus软件里面的tcl,还是安装目录下面的。我都没有实验成功。可能仿真库没加全,或者是环境变量,或者是目录,最后也没有成功。最后我用quartus自带的调用modelsim功能完成的仿真。

仿真时间2.5个小时。600ms的样子(不记得了)。

            下一步就是在线signal_tap验证了。

            有很多人问,为什么仿真通过了,可是硬件上signal_tap里面的ready信号不起来。几个可能:

1,里面有很多的tcl,都需要去运行一遍。里面涉及到,时序约束,和引脚配置。

2,如果上面没有解决问题。你要确定,你的开发板,真能使用ddr2.(别人是否验证过,确定没问题)。

3,复位,是否正常。

4,电压是1.8v而不是2.5v,这些是否没问题。

5,确认一下,关于引脚是否是差分(也就是引脚配置)。

如果以上都没做了,还没有解决问题。那我就没办法了。(如果你最后告诉我,文件下载错了。你就真的可以洗洗睡觉去了。)

写控制器,看看仿真,理解好,看明白。就开始写吧。

微笑我能力有限,但是我努力分享我所知道的。希望一点点知识,能帮到各位

原文地址:https://www.cnblogs.com/maohuawang/p/3807220.html