在通常的学习中，或者一些网络课程当中，总会强调使用PLLIP核出来的时钟。但是在实际中并非所有的逻辑都是有那么高的逻辑要求。通过语言进行时钟的分频相移显得十分方便，这种方法可以节省芯片内部的锁相环资源，再者，通过语言设计进行时钟分频，可以锻炼我们对verilog的熟练和理解程度。这里主要讲解奇数倍分频。
奇数倍分频：
如果不要求占空比为50%的话，也比较容易实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。即在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。
奇数倍分频操作步骤：
对于实现占空比为50%的N倍奇数分频，我们可以分解为两个通道：
第一个通道：
第一步：上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，
第二步：然后经过（N-1）/2再次进行翻转得到一个占空比为非50%奇数N分频时钟；
第一个通道：
第一步：下降沿触发进行模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转。
第一步：同样经过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数N分频时钟。
最后输出：将这两个占空比非50%的N分频时钟或运算，得到占空比为50%的奇数n分频时钟。
具体例子：5分频等占空比，可以通过待分频时钟下降沿和上升沿触发0~4计数，
①对于待分频时钟的上升沿，当计数器cnt1计数到1时，
clk_p翻转；当计数器计数到3(1 + (5 - 1) / 2 = 3)时，clk_p再次反转；
②对于待分频时钟的下降沿，当计数器cnt2计数到1时，
clk_n翻转；当计数器计数到3(1 + (5 - 1) / 2 = 3)时，clk_n再次反转；
③然后下降沿产生的5分频时钟和上升沿产生的5分频时钟进行或运算，
即可得到占空比为50%的N分频时钟。
例程：实现三分频，占空比50%
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测试激励：
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仿真：
