ISE Simulator 概述

设计特征、接口和流程

Language	Support
VHDL	IEEE-STD-1076-2000
Verilog	IEEE-STD-1364-2001
SDF	Xilinx’s NetGen generated SDF Files
VITAL	VITAL-2000
Mixed VHDL/Verilog	Yes
VHDL FLI/VHPI	No
Verilog PLI	No
System Verilog	No

Key Sequence	Test Bench Waveform Menu Command
Alt+T, E	Set End of Test Bench
Alt+T, R	Rescale Timing
Alt+T, S	Set "Result File" Name
Alt+T, V	Goto Previous Transition
Alt+T, X	Goto Next Transition
Alt+T, I	Goto Time
Alt+T, G	Goto Marker menu
Alt+T, F	Find Signal
Alt+T, M	Marker Menu
Alt+T, Z	Zoom Menu
Alt+T, C	Close Windows

ISim可以实现GUI/命令行形式的行为级仿真，其仿真流程如下框图所示

可在不使用HDL或其它脚本语言的情况下，利用TBW指定测试激励的值和长度。同时可以随时利用命令View Generated Test Bench as HDL process将波形激励转化成HDL语言形式。在窗口可进行端口的重命名、添加和删除等操作。

创建测试激励波形（Project > New Source、Test Bench Waveform类、完成设置）
初始化时间和时钟（在向导框内指定时间单元、选择GSR/PRLD文件并指定步长，xilinx强烈建议保留默认的100ns，以保持同GSR/PRLD周期的一致性）
添加异步时钟支持（选中向导框右下角Add Asynchronous Signal Support，指定各信号对应的控制时钟）
指定时钟类型（Single Clock, Multiple Clocks, or Combinatorial (or internal clock)）
使用标记线提取特定时间的波形值（时间标记线；事件间的动作标记和时间差显示）
测试终止时间修改（Test Bench > Set End of Test Bench）
选择部分信号集，可右键修改显示Long Name or Short Name
拖拽添加/移动/删除信号；增删信号分频器；改数显格式；Test Bench > Go To Next/Previous Transition or Simulation > Go To Next/Previous Transition进行标记线单周期移动；查找信号/资源；利用HDL修改信号参数
Test Bench > Set "Result File" Name重命名结果文件
Waveform Color preference settings修改波形显示颜色
修改时间尺度和打印波形文件操作

创建波形仿真文件/HDL仿真文件/加载已有文件->利用菜单/快捷键/tcl命令运行仿真（可设置断点）；使用DO文件仿真->步进仿真->停止仿真->保存仿真结果

显示信号值（ASCII, binary, decimal (signed or unsigned) or hexadecimal）：鼠标点击某时间点、使用 go to time 命令、导向时间标签、用 go to next/previous transition
标记线Marker：横切波形的垂直线，包含时间标记线（依据时间放置）和动作标记线（由顶部的蓝色水平线连接的两个灰色/蓝色垂直线，放置于特定位置）
Test Bench > Go to Time或Simulation > Go to Time
信号长短名切换、增删信号、添加信号分频器
组团：通过信号的选择和右键实现添加、删除操作

由于命令的种类多，参数和使用复杂，这里从略。。。