一、关于Timequest的相关资料：1、“使用Quartus II 顾问和设计空间勘查器实现时序逼近”（官网）2、“使用Quartus II 物理综合优化功能实现时序逼近”，（官网）
3、“时序逼近最佳HDL设计实践”，（官网） 4、“TimeQuest时序分析器”。（官网）
5、时序分析1静态分析基础 6、时序分析2TimeQuest教程 7、时序分析3优化策略（http://www.cnblogs.com/yuphone/archive/2011/09/20/2182112.html）
8、《爱上FPGA开发——特权和你一起学NiosII》的第五章实战演练之时序收敛也讲得不错
二、在时序约束之前，先看看如何设计“时序逼近最佳HDL设计实践”，一些常用的同步设计如边沿检测，握手通信等都很有用，这样可以减少设计中时钟的数量，（always（posedge clk or negedre reset））,要是设计中的clk太多了，比如使用用系统时钟分频后作为其他的驱动时钟等，就会出现一些想不到的问题。在EDNChina上看见这样一篇博文http://bbs.ednchina.com/BLOG_ARTICLE_728678.HTM，如果在设计代码时不注意会给时序约束造成影响，最大的麻烦是功能仿真通过了，但是综合之后布局布线下载到板子上就不行了。
三、进行系统时序优化时，主要的任务是围绕数据传输延时做文章，因为建立时间，时钟网络系统时钟相对固定。
1、时序分析之静态分析基础（相关术语及概念）
图1：基本的数据传输寄存器模型
简单的说要满足：①时钟周期>数据建立时间(从LaunchEdge发送沿到LatchEdge锁存沿的时间之内，数据必须建立起来且稳定有效)（1）；
②算上两个寄存器之间的始终延迟加上数据延迟，可推导出公式即
触发时钟周期（Tclk）+时钟传输延迟差（Tclk2d-Tclk2s）>数据传输延迟（Tco）+数据要求的建立时间(Tsu)（2）;
推出
建立时间（Tsu）<触发时钟周期（Tclk）+时钟传输延迟差(Tc2d-Tc2s)-数据传输延迟（Tco）（3）；
③保持时间必须满足公式：数据保持时间（Th）<数据传输延迟时间（Tco）（4）;（保持时间的公式也不难理解，从某种意义上来说，Th限制了数据传输的速度，如果Tco延时太短，导致上一级寄存器锁存的数据侵占了下一级寄存器正在所存数据的保持时间，那么下一级寄存器就无法有效地锁存数据，系统时序也就无法达到要求）。