第1章 绪论
TMS320C54x DSP是TMS320系列DSP产品中的定点数字信号处理器。C54x DSP满足了实时嵌入式应用的一些要求，例如通信方面的应用。
C54x的中央处理单元(CPU)具有改进的哈佛结构，它的特点是最小化的功耗和高度的并行性。除此之外，C54x中多样化的寻址方式和指令集也大大提高了整个系统的性能。
1.1 TMS320系列DSP简介
TMS320系列DSP包括定点DSP、浮点DSP和多处理器DSP(也称DSPs)，其结构是专门为实时信号处理设计的。TMS320系列具有以下一些特性便利该系列的产品有着广阔的应用领域：
- Very flexible instruction set
- Inherent operational flexibility
- High-speed performance
- Innovative parallel architecture
- Cost-effectiveness
- C-friendly architecture
1.1.1 TMS320系列DSP的历史、发展和优势
1.1.2 TMS320系列DSP的典型应用
TMS320系列DSP与标准的微处理器/微计算机器件相比，可以为传统信号处理问题提供更合适的处理方式，例如处理语音合成和滤波问题。
1.2 TMS320C54x DSP简介
C54x DSP的操作灵活性高，速度快。它具有高级的改进哈佛结构、带有专用逻辑功能的CPU、片内存储器、片内外设和高度专业化的指令集。后续的DSP器件把C54x的CPU和专用的片内存储器及外设结合起来。
C54x器件具有以下优势：
- Enhanced Harvard architecture built around one program bus, three data buses, and four address buses for increased performance and versatility
- Advanced CPU design with a high degree of parallelism and applicationspecific hardware logic for increased performance
- A highly specialized instruction set for faster algorithms and for optimized high-level language operation
- Modular architecture design for fast development of spinoff devices
- Advanced IC processing technology for increased performance and low power consumption
- Low power consumption and increased radiation hardness because of new static design techniques
1.3 TMS320C54x DSP的主要特征
本节列出了C54x DSP的主要特性。
$Box $ CPU
- 高级多总线结构，具有1条程序总线、3条数据总线和4条地址总线。
- 40位的算术逻辑单元(ALU)，包括一个40位桶形移位器和两个独立的40位累加器。
- 17位$ imes$17位并行乘法器和一个40位专用加法器结合完成非流水线的单周期乘法/累加(MAC)操作。
- 比较、选择、存储单元(CSSU)是一个专用的硬件单元，用于Viterbi解码时的加法/比较/选择操作。
- 在单周期内计算40位累加器中的值的指数的指数编码器。
- 两个地址产生器，包括8个辅助寄存器和两个辅助寄存器算术单元。
- 一些DSP器件具有多CPU核结构。
$Box $ 存储器
- 192K字$ imes$16位可寻址的存储器空间(64K字程序空间，64K位字数据空间和64K字I/O口)。C548、C549、C5402和C5420带有扩展程序存在器。
- 片内结构如表1-2所示(单位：K字)
$Box $ 指令集
- 单指令重复和块重复操作
- 存储器块搬移指令提供更好的程序和数据管理。
- 具有32位长操作数指令。
- 同时读取2~3个操作数的指令。并行存取的算术指令。
- 条件存在指令。
- 快速中断返回。
$Box $ 片内外设
- 软件可编程的等等状态发生器。(功能？)
- 可编程的块切换逻辑。(功能？)
- 片内锁相环(PLL)时钟产生器带有内部振荡器或外部时钟源。如果是外部时钟源，表1-3所示器件选项中任一项都有若干可选的乘数值 。每一种器件只能从所列的某一种选项中提供时钟模式的选择。
- 外部关总线控制使外部数据总线、地址总线和控制信号无效。
- 数据总线有保持的特性。
- 可编程定时器。
- 端口，如表1-4所示。
$Box $ 速度
- 单周期定点指令执行时间为25/20/15/12.5/10ns(40MIPS/50MIPS/66MIPS/80MIPS/100MIPS)，如表1-5所示。
$Box $ 功耗
- 功耗控制由IDLE1、IDLE2和IDLE3指令可进入节电模式。
- 控制可使CLKOUT信号无效。
$Box $ 仿真
IEEE标准1149.1边界扫描逻辑对接到片内基于扫描的仿真逻辑。
