sdc中对I/O口的约束set_input/output_delay

1、set_input_delay

定义：the time data arrives at FPGA and still meets Tsu

来源：数据来源于外部器件

由图可见，约束-set_input_delay时，需要定义一个virtual clock

计算：

2、set_output_delay

定义：the time data to arrive and still meet ASSP’s Tsu

来源：数据来源于FPGA，应包含FPGA于ASSP之间的路径延迟

需定义virtual clock

计算：