modelsim10.0C编译ISE14.7的xilinx库(xilinx ip核)

1.打开D:Xilinx14.7ISE_DSISEin t64compxlibgui.exe，nt64表示系统是64位，如果是32位，换成nt，然后按照界面所示一步一步执行,

2.修改modelsim.ini，将其属性修改为可写，然后将(注意第一步中我只将verilog的库文件编译了)

cpld_ver = D:Xilinx14.7ISE_DSISEverilogmti_se10.0c t64cpld_ver

secureip = D:Xilinx14.7ISE_DSISEverilogmti_se10.0c t64secureip

simprims_ver = D:Xilinx14.7ISE_DSISEverilogmti_se10.0c t64simprims_ver

uni9000_ver = D:Xilinx14.7ISE_DSISEverilogmti_se10.0c t64uni9000_ver

unimacro_ver = D:Xilinx14.7ISE_DSISEverilogmti_se10.0c t64unimacro_ver

unisims_ver = D:Xilinx14.7ISE_DSISEverilogmti_se10.0c t64unisims_ver

xilinxcorelib_ver = D:Xilinx14.7ISE_DSISEverilogmti_se10.0c t64xilinxcorelib_ver

添加到

; $MODEL_TECH/../ieee
; $MODEL_TECH/../vital2000
;

后面，需要注意将属性换位为只读

3.此时便可以通过modelsim来仿真xilinx ip核，注意有可能会碰到ip 核生成的仿真do文件中vlog -mfcu $env(XILINX)/verilog/src/glbl.v过不去，这是由于XILINX环境变量引起的，打开ISE Design Suite 64 Bit Command Prompt，输入vsim来打开modelsim再执行仿真可解决此问题。