写verilog程序需要注意的地方

1.在always块语句中一定要注意if-else if-else if-else的判断条件的顺序。

2.同一个寄存器信号只能在同一个always or initial 块中进行赋值。

3.在控制一个关键使能信号时可以声明多个寄存器信号共同去控制这个使能信号。