要求：
1.describe three methods of debugging verilog code using vcs
2.invoke ucli debugger（不重要）
3.debug verilog design using ucli（不重要）
debugging方式：
1.system task calls*****
2.ucli(不用)
3.dve(vcs的gui)**
4,verdi ******
仿真需要考虑的因素：
1.速度 行为及》RTL级》netlist级
2.信号可见性
$display $strobe $monitor $time
3.信号可追溯性
4.可复用性
UCLI debug 方式不建议！！！！ 所以也没必要看，浪费时间。
Debugging with DVE