AHB总线学习

信号名 来源     描述
HCLK system ahb总线的时钟信号,上升沿有效
HRESETn system ahb总线的复位信号,低电平有效
HADDR[31:0] master ahb总线的地址线
HSELx decoder ahb slave的片选信号
HWRITE mater ahb总线的读写信号,高写低读
HTRANS[1:0] master ahb总线的传输类型指示信号,分别有四种:nonsequential、sequential、idle、busy
HSIZE[2:0] master ahb总线的数据宽度指示信号,可以支持8bit、16bit和32bit三种传输
HBURST[2:0] master ahb总线的猝发操作指示信号
HWDATA[31:0] master ahb总线的写数据线
HRDATA[31:0] slave ahb总线的读数据线
HREADY slave ready信号,可以通过拉低此信号来延展总线周期
HRESP[1:0] slave 状态指示信号,可以返回okay和error两种状态

AHB信号的详细描述

 AHB总线的结构图

 AHB总线的组成

 

原文地址:https://www.cnblogs.com/FPGAer/p/13629337.html