STA分析(五) parastics

互联线的寄生参数

一般一个cell或者block的连接pin就叫做一个net。在物理实现的时候,一条net可能会穿过几层metal,因为每个metal层的电阻,电容值都不一样。所以,在分析

           net的寄生参数(parasitics)时,一般把一个net分为多段,每段在一个metal层。这里的一段也叫做,interconnect trace。

电阻resistance,主要来源于不同metal层和过孔via之间的trace。

电容capacitance,也来源于trace,可以分为grounded capacitance, coupling capacitance。

电感inductance,来源于电流回路(current loop),因为设计中的电流回路一般很小而且短,所以一般很少考虑电感影响。

综述,整个interconnect parasitics 就是RC的分布,一般用RC tree来建模。在RC tree的节点用T-model或者Pi-model来建模。

T-model:将电阻R分为两部分,整体结构是R/2, C, R/2。

Pi-model:将电容C分为两部分,整体结构是C/2, R, C/2。

Wireload Models:在floorplanning或layout之前,通过线负载模型来估算RC,通过fanout的个数来估算interconnect的长度。

                          而且可以根据area的不同,选择不同的wireload model。如wld_light,  wld_conservative, wld_aggressive。

                          根据lib中resistance per unit of interconnect和cap per unit interconnect,fanout和length的关系,来预估RC的值。

                          set_wire_load_mode  "wlm_cons" -library "lib_stdcell"

                          set_wire_load_mode "top/enclosed/segmented"

                          这三种模式是来规定,hierarchy design中的wireload mode的覆盖关系。top便是顶层覆盖底下所有层。segmented便是每个block都按自己

                                  规定的wireload mode来,不存在覆盖关系。enclosed表示,只有某个block完全包含一个net时,才使用这个block的wireload mode。

                          default_wire_load :"wld_light"

                          wire_load_selection (WireAreaSelGrp) {

                                  wire_load_from_area (0,5000,wld_light);

                                  wire_load_from_area (5000,10000,wld_cons);}

RC Tree Topology:在预估出RC的总值后,还必须有RC的分布情况,在pre_layout,有三种Tree来建模同一length。

                            best-case tree:RC的值都分布在某一节点上,这样路径上便没有其他RC,其他的节点寄生参数很好。

                            balanced tree:RC等效分布在每个节点路径在R/N, C/N。这样每个节点上的RC参数都一样。

                            worst-case tree:RC分布在公共路径上,这样每个节点上的RC都是最大的。

至此implement之前的RC参数预估便好了。在implement之后,可以利用工具提取出来其中的RC参数。这里有三种文件:

Detail Standard Parasitics Format  (DSPF文件)

Reduced Standard Parasitics Format  (RSPF文件)  

Standard Parasitics  Extraction Format   (SPEF文件,还有一种类似的SBEF的文件,用二进制表示,便于工具读取。因为精简性的关系,这种文件应用较多,

                                                            且容易饱含coupling capacitance信息)

在Critical Net减少Parasitics的方法:1)减少电阻。使用更宽的metal,或将trace布线到upper metal层。这样都可以减少RC 。

                                                 2)增加trace之间的space,这样可以减少coupling capacitance。

                                                 3)for correlated nets,例如DDR的数据总线,net布线最好在同一metal。

Cell delay:

pre-layout---capacitance和transition 用NLDM来进行预估

post-layout----capacitance可以提取出来,可以使用CCS/ECSM等更精确的模型     

Interconnect delay

pre-layout---RC tree和WLD进行预估

post-layout----RC和length可以直接得到和预估    

原文地址:https://www.cnblogs.com/-9-8/p/4633670.html